DDR3 UDIMM 1333Mhz/1600Mhz

• VDD=VDDQ=1,5 V (1,48 V a 1,57 V)

• VDDSPD=3,0 V a 3,6 V

• Operación de entradas de reloj totalmente diferenciales (CK, CK)

• Luz estroboscópica de datos diferenciales (DQS, DQS)

• DLL en el chip alinea la transición DQ, DQS y DQS con la transición CK

• Las máscaras DM escriben la entrada de datos en los bordes ascendente y descendente de la luz estroboscópica de datos

• Todas las direcciones y entradas de control excepto los datos, las luces estroboscópicas de datos y las máscaras de datos enganchados en los flancos ascendentes del reloj

• Compatible con latencia CAS programable 5, 6, 7, 8, 9, 10, 11, 13

• Soporta latencia aditiva programable 0, CL-1 y CL-2

• Latencia de escritura CAS programable (CWL) = 5, 6, 7, 8, 9

• Longitud de ráfaga programable 4/8 con nibble secuencial y modo intercalado

• Interruptor BL sobre la marcha

• Ciclo de actualización promedio: 7,8 μs a 0 ℃ ~ 85 ℃

• FBGA de 78 bolas estándar JEDEC (x8)

• Fuerza del conductor seleccionada por EMRS

• Compatibilidad con terminación dinámica en matriz

• Se admite el pin RESET asincrónico • Se admite la calibración ZQ

• Compatibilidad con TDQS (estroboscópico de datos de terminación) (solo x8)

• Soporte de nivelación de escritura

• Búsqueda previa de 8 bits

• Este producto cumple con la directiva RoHS